Press release

À voir absolument au salon DVCon Europe : le tutoriel et la présentation d’Aldec concernant l’adoption d’Easier UVM pour activer l’accélération FPGA

0 0
Sponsorisé par Business Wire

MUNICH–(BUSINESS WIRE)–Aldec, Inc., un pionnier des solutions mixtes intégrant la simulation HDL et les vérifications assistées par le matériel pour les systèmes et modèles ASIC, a choisi de soutenir la deuxième conférence annuelle DVCon Europe qui aura lieu à Munich les 11 et 12 novembre. En plus d’avoir été choisi pour présenter un tutoriel technique sur l’accélération UVM, Aldec

MUNICH–(BUSINESS WIRE)–Aldec,
Inc.
, un pionnier des solutions mixtes intégrant la simulation HDL
et les vérifications assistées par le matériel pour les systèmes et
modèles ASIC, a choisi de soutenir la deuxième conférence annuelle DVCon
Europe
qui aura lieu à Munich les 11 et 12 novembre. En plus d’avoir
été choisi pour présenter un tutoriel technique sur l’accélération UVM,
Aldec va également faire des présentations en direct de la vérification
UVM assistée par le matériel selon les directives « Easier UVM » de
Doulos Ltd. Ces présentations auront lieu dans le hall d’exposition de
la conférence. John Aynsley, directeur en chef des technologies chez
Doulos et pionnier de la norme UVM, a déclaré : « Je suis
heureux qu’Aldec considère notre approche Easier UVM comme un excellent
point de départ et une aide à l’apprentissage. »

Le tutoriel de 90 minutes se concentre sur l’utilisation d’Easier UVM et
de SCE-MI afin d’aider les équipes à explorer la méthodologie UVM et,
plus important encore, à assurer la pérennité de leurs environnements de
vérification UVM en les rendant prêts à l’accélération dès le départ.
Compte tenu du succès croissant de l’émulation FPGA, l’accélération de
la simulation est de plus en plus souvent adoptée, et le tutoriel arrive
à temps pour expliquer qu’en intégrant l’accélération, même les adeptes
tardifs de l’UVM peuvent rejoindre la prochaine vague de simulation
généralisée.

Alex Grove, spécialiste de la vérification chez Aldec, présentera un
exemple réel d’utilisation d’Easier UVM, après une introduction de la
part de Doulos plus tôt durant la conférence DVCon. « Beaucoup
d’équipes de vérification peuvent avoir déjà entendu parler des
avantages potentiels de la vérification FPGA
 », a expliqué M. Grove.
« Cependant, il existe peu d’enseignements sur la façon
d’exploiter les FPGA dans une méthodologie de vérification généralisée
telle que l’UVM. Notre tutoriel vise à combler cette lacune.
 »
Krzysztof « Chris » Szczur, co-auteur du tutoriel, a ajouté : « Dans
le tutoriel, Alex va expliquer un environnement de test UVM adapté à
l’accélération grâce à l’utilisation de la norme Accellera SCE-MI et
d’Easier UVM. Les délégués apprendront comment cette approche permet
d’effectuer des tests de simulation et de les accélérer ensuite sur un
co-émulateur FPGA à l’aide du compilateur SCE-MI d’Aldec. »

L’adoption de l’UVM en Europe est hésitante, et de nombreuses équipes de
vérification doivent encore surmonter des obstacles à l’adoption tels
que la courbe d’apprentissage et la nécessité d’un plus grand débit de
simulation. De toute évidence, le générateur de codes et les directives
d’Easier UVM peuvent faciliter la courbe d’apprentissage, mais les
ingénieurs d’Aldec ont également adopté Easier UVM pour leur propre
usage interne, permettant la création plus rapide et précise de
solutions de vérification compatibles avec l’accélérateur. Aldec
démontrera les fruits de cette approche sur son stand d’exposition lors
de la conférence DVCon, et exposera la simulation Riviera Pro et la
solution de co-émulation HES-DVM.

Aldec est un parrain enthousiaste de la nouvelle conférence DVCon
Europe. « Il est important que les équipes européennes de
vérification exploitent les avantages des derniers outils et de la
méthodologie, y compris UVM
 », a souligné Mirek Marciniszyn,
directeur exécutif des opérations chez Aldec. « Nous soutenons
fortement la création et la croissance de DVCon Europe et souhaitons à
l’entreprise tout le succès possible pour sa deuxième édition. »

Pour assister aux tutoriels Easier UVM d’Aldec et de Doulos, les
participants doivent s’inscrire en tant que délégués DVCon Europe
(moyennant frais). Pour plus de détails, consulter le site http://dvcon-europe.org/registration.

Pour en savoir plus sur la méthodologie UVM ainsi que sur le générateur
de code et les directives Easier UVM de Doulos, consulter http://www.doulos.com/knowhow/sysverilog/uvm/.

À propos des solutions d’émulation matérielles (Hardware Emulation
Solutions, HES) d’Aldec

HES-7™ offre, aux équipes de vérification du matériel et de validation
des logiciels SOC/ASIC, une plateforme FPGA hautement performante,
évolutive, et polyvalente. HES-7, y compris HES-DVM, est utilisé dans
les laboratoires à travers le monde pour des tâches comme l’accélération
des simulations, l’émulation, les prototypes virtuels hybrides, la
co-émulation, le prototypage à grande vitesse, et la validation de
logiciels à des vitesses MHz. En savoir plus sur les solutions
d’émulation matérielles d’Aldec
.

À propos d’Aldec

Société établie en 1984, Aldec est un leader dans le domaine de la
vérification de conception électronique proposant une suite de
technologies brevetées comprenant : conception RTL, simulateurs RTL,
vérification assistée par le matériel, prototypage SoC et ASIC,
émulation, vérification des règles de conception, vérification CDC,
transactants VIP, exigences en gestion du cycle de vie, vérification
fonctionnelle DO-254 et solutions militaires et aérospatiales. www.aldec.com

Aldec est une marque déposée d’Aldec, Inc. Toutes les autres marques de
commerce ou marques déposées sont la propriété de leurs détenteurs
respectifs.

Le texte du communiqué issu d’une traduction ne doit d’aucune manière
être considéré comme officiel. La seule version du communiqué qui fasse
foi est celle du communiqué dans sa langue d’origine. La traduction
devra toujours être confrontée au texte source, qui fera jurisprudence.

Contacts

Aldec, Inc.
Christina Toole, 702-990-4400
christinat@aldec.com