Press release

Aldec va présenter le spectre de vérification pré-silicium ASIC avec une démonstration de réseau sur puce (Network-on-Chip, NoC) dans le cadre de DVCon Europe

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MUNICH–(BUSINESS WIRE)–Aldec, Inc., un pionnier des solutions mixtes intégrant les solutions de simulation de langage HDL et de vérification assistées par le matériel pour les conceptions de système et ASIC, présentera le spectre des solutions de vérification pré-silicium au congrès et à l’exposition DVCon Europe qui aura lieu à Munich, en Allemagne, les 19 et 20 octobre 2016. Au congrès

MUNICH–(BUSINESS WIRE)–Aldec,
Inc.
, un pionnier des solutions mixtes intégrant les solutions de
simulation de langage HDL et de vérification assistées par le matériel
pour les conceptions de système et ASIC, présentera le spectre des
solutions de vérification pré-silicium au congrès et à l’exposition
DVCon Europe
qui aura lieu à Munich, en Allemagne, les 19
et 20 octobre 2016.

Au congrès DVCon Europe, Aldec fera la démonstration des méthodologies
et solutions de vérification éprouvées dans le secteur en utilisant une
conception Network-on-Chip (NoC) basée sur des recherches menées à
l’Université de Stanford par Daniel Ulf Becker. « Le NoC a été construit
comme une topologie maillée avec un certain nombre de routeurs
configurables qui fournissent des nœuds de connexion pour
périphérique », explique Krzysztof Szczur, responsable des produits de
vérification de matériel d’Aldec. « Le réseau est en mesure de
transférer des paquets de données entre toute paire de nœuds et peut
donc servir de dorsale pour une conception ASIC complexe de
System-on-Chip A (SoC). »

« La vérification de conceptions complexes composées de structures NoC
nécessite une chaîne robuste de méthodologies de vérification comme la
vérification statique Lint, la simulation/le débogage HDL haute
performance et l’émulation », a déclaré Louie De Luna, directeur du
marketing chez Aldec. « Le spectre de vérification commence dès que les
premières lignes du code HDL sont disponibles, quand les concepteurs
utilisent la vérification statique Lint pour détecter les bogues
courants et vérifier l’intégrité logique du code. Puis vient la
simulation HDL utilisant un environnement de vérification UVM pour
atteindre le plus haut niveau de débogage avec couverture structurelle
et fonctionnelle. Enfin, pour raccourcir les jours ou les semaines
d’exécution de simulations de plusieurs jours ou semaines, de longues
séquences de test de bancs d’essais de contrainte aléatoire peuvent être
accélérées à l’aide d’un émulateur. Forte d’une communauté de plus de
35 000 utilisateurs, Aldec s’attache à prendre en charge chaque stade de
ce processus. »

Les visiteurs du stand 304 d’Aldec au congrès DVCon Europe auront
l’occasion de rencontrer directement les chefs de produits qui seront
sur place pour faire une démonstration d’un exemple de conception NoC,
illustrant une approche de vérification harmonieuse qui comprend :

  1. La vérification Lint et l’analyse de la conception du code source
    avec
    ALINT-PRO™ qui
    fournit une bibliothèque exhaustive de politiques de contrôle
    prédéfinies et des outils de visualisation uniques pour améliorer
    l’analyse de la conception et aider à comprendre les violations qui
    conduisent souvent à des bogues de conception. L’utilisation d’une
    solution Lint au cours des stades précoces de la conception contribue
    à minimiser le nombre de réexécutions de synthèse et d’implémentation
    subséquentes. Cela simplifie également la maintenance et la
    réutilisation du code en maintenant les sources RTL propres.
  2. La simulation HVL/HDL avec Riviera-PRO™
    qui combine la solution de simulation pour VHDL, SystemVerilog et
    UVM la meilleure de sa catégorie avec de puissants outils de débogage,
    dont UVM Toolbox, UVM Graph et Class Viewer. Riviera-PRO a été conçu
    pour accompagner les ingénieurs à chaque étape de la conception et de
    la validation, du modèle de référence au RTL en passant par le niveau
    portes logiques et la simulation de timing.
  3. L’accélération de la simulation UVM avec la plateforme HES-DVM™
    d’émulation et de prototypage basée sur les plus grands FPGA
    Xilinx® Virtex-7™ et UltraScale™, qui se connectent avec Riviera-PRO
    (ou des simulateurs tiers) en utilisant Accellera® SCE-MI, la norme du
    secteur en matière d’interopérabilité de simulation et d’émulation au
    niveau transaction. Livre blanc connexe : Designing
    UVM Testbench for Simulation and Emulation of Network-on-Chip Design

    (Concevoir un banc d’essais UVM de simulation et émulation de
    conception de réseau sur puce).

À propos d’Aldec

Basée à Henderson dans le Nevada, la société Aldec est un leader du
secteur dans le domaine de la vérification de conception électronique
qui propose une suite de technologies brevetées, comprenant :
Conception RTL, simulateurs RTL, vérification assistée par le matériel,
prototypage SoC et ASIC, solutions pour systèmes embarqués, vérification
des règles de conception, vérification CDC, cœurs IP, exigences en
gestion du cycle de vie, vérification fonctionnelle DO-254 et solutions
militaires et aérospatiales. www.aldec.com

Aldec est une marque déposée d’Aldec, Inc. Toutes les autres marques de
commerce ou marques déposées sont la propriété de leurs détenteurs
respectifs.

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être considéré comme officiel. La seule version du communiqué qui fasse
foi est celle du communiqué dans sa langue d’origine. La traduction
devra toujours être confrontée au texte source, qui fera jurisprudence.

Contacts

Aldec, Inc.
Christina Toole, 702-990-4400
christinat@aldec.com